О способе оптимизации технологического процесса формирования полевых
транзисторов в составе схемы логический компаратор с зарядовой связью с целью
увеличения степени их интеграции. Влияние механических напряжений
Е. Л. Панкратов
Нижегородский государственный
университет им. Н.И. Лобачевского,
603950, Нижний Новгород, пр. Гагарина 23
Нижегородский государственный
технический университет им. Р.А. Алексеева,
603950, Нижний Новгород, ул. Минина 24
Статья поступила в редакцию 20 марта
2019 г.
Аннотация. В данной работе предлагается способ
увеличения плотности полевых транзисторов, входящих в состав компаратора с
логикой с общим зарядом. В рамках данного способа рассматриваемый элемент формируется на базе трехслойной гетероструктуры со специфической
конфигурацией.
Необходимые ее участки легируются с помощью диффузии или ионной имплантации.
Далее рассматривается оптимизированный отжиг примеси и/или радиационных
дефектов. В рамках данной работы также проводится анализ возможности уменьшения
существующих в гетероструктурах механических напряжений. Предложена аналитическая методика
анализа массо- и теплопереноса в гетероструктурах, протекающих в процессе
производства интегральных схем, с учётом механических напряжений.
Ключевые слова: логический компаратор с зарядовой
связью; увеличение степени интеграции полевых транзисторов; оптимизация
технологического процесса.
Abstract. In this paper we
introduce an approach to increase density of field-effect transistors framework
a circuit of a comparator with shared charge logic. Framework the approach we
consider manufacturing the comparator in heterostructure with specific
configuration: the heterostructure should consist of a substrate with one or several
epitaxial layers, which should include into itself several sections, manufactured
by using another materials. These sections in epitaxial layers should be doped
by diffusion or ion implantation. After that dopant and radiation defects
should by annealed framework optimized scheme. We also consider an approach to
decrease value of mismatch-induced stress in the considered heterostructure.
The approach based on modification of materials of heterostructure by radiation
processing during ion implantation. Framework the approach materials of
heterostructure near interface between layers of the structure could obtain
lower density. We also introduce an analytical approach to analyze mass and
heat transport in heterostructures during manufacturing of integrated circuits
with account mismatch-induced stress. The approach gives a possibility to take
into account spatial and temporal dependences of parameters of processes
(diffusion and heat diffusion coefficients, charge carriers mobility, ...) at
one time. At the same time the approach gives a possibility to take into
account nonlinearity of considered processes.
Keywords:
comparator with shared charge logic; increasing integration rate of field-effect
heterotransistors; optimization of manufacturing.
Для цитирования:
Е. Л.
Панкратов. О способе оптимизации технологического процесса формирования полевых
транзисторов в составе схемы логический компаратор с зарядовой связью с целью
увеличения степени их интеграции. Влияние механических напряжений. Журнал
радиоэлектроники [электронный журнал]. 2019. № 3. Режим доступа:
http://jre.cplire.ru/jre/mar19/13/text.pdf
DOI 10.30898/1684-1719.2019.3.13