ЖУРНАЛ РАДИОЭЛЕКТРОНИКИ. eISSN 1684-1719. 2026. №4

УДК: 621.3.049.774.2

Проектирование целочисленного синтезатора частот

по технологии КМОП 180 нм «Микрон»

А.Ю. Евлампьев

Национальный исследовательский ядерный университет «МИФИ»,

115409, г. Москва, Каширское шоссе, д. 31

Статья поступила в редакцию 16 февраля 2026 г.

Аннотация. В наше время особенно актуально импортозамещение ключевых компонентов связующих устройств, таких как синтезаторы частот. В статье показана реализация топологии прототипа интегральной микросхемы ФАПЧ на основе имеющейся на данный момент технологии КМОП 180 нм на базе производственного цикла АО “Микрон”. В совокупности с внешним генератором, управляемым напряжением микросхема образует целочисленный синтезатор частот. Прототип может служить для оценки пригодности данной технологии для проектирования целочисленных синтезаторов частоты с входной частотой до 1 ГГц. В статье приведены таблицы с результатами моделирования основных СФ-блоков и временные диаграммы. Максимальная частота сравнения 200 МГц, частота работы основного и опорного делителей 1 ГГц, величина выходного тока зарядно-разрядного блока может регулироваться внешним токозадающим резистором, имеется функция перевода микросхемы в пониженное потребление по внешнему сигналу. Размеры рамки топологии 1,15 мм на 1,15 мм. Дальнейшее измерение микросхемы позволит оценить технологические возможности фабрики и точность предоставляемых моделей.

Ключевые слова: синтезатор частот, СВЧ-электроника, интегральная микросхема, ФАПЧ.

Финансирование: Производство интегральной микросхемы было выполнено за счет средств федерального бюджета в рамках Государственной программы Российской Федерации «Научно-технологическое развитие Российской Федерации».

Автор для переписки: Евлампьев Андрей Юрьевич, evlampev.andrew@mail.ru

Литература

1. Behzad Razavi. RF Microelectronics. – Second Edition. – New York: Hamilton Printing Company, 2011 – 916 c.

2. Ye S., Jansson L., Galton I. A multiple-crystal interface PLL with VCO realignment to reduce phase noise // IEEE Journal of Solid-State Circuits. – 2002. – Т. 37. – №. 12. – С. 1795-1803.

3. Guo H., Wang X., Kwasniewski T. Spur analysis and reduction of edge combining DLL-based frequency multiplier // 2013 26th IEEE Canadian Conference on Electrical and Computer Engineering (CCECE). – IEEE, 2013. – С. 1-4.

4. Casha O. et al. Analysis of the spur characteristics of edge-combining DLL-based frequency multipliers // IEEE Transactions on Circuits and Systems II: Express Briefs. – 2009. – Т. 56. – №. 2. – С. 132-136.

5. Рыжков А.В., Попов В.Н. Синтезаторы частот в технике радиосвязи. – Государственное унитарное предприятие научно-техническое издательство «Радио и связь», 1991.

6. Razavi B. Design of CMOS phase-locked loops: from circuit level to architecture level. – Cambridge University Press, 2020.7. Banerjee D. Using a programmable input multiplier to minimize integer boundary spurs // Texas Instruments, Dallas, TX, USA, Tech. Rep. SNAA289. – 2016.

7. LMX2820 22.6-GHz Wideband PLLatinumTM RF Synthesizer With Phase Synchronization and JESD204B Support. – URL: https://www.ti.com/product/LMX2820

8. Hajimiri A. Noise in phase-locked loops // 2001 Southwest Symposium on Mixed-Signal Design (Cat. No. 01EX475). – IEEE, 2001. – С. 1-6.

9. Brennan R. Analyzing, optimizing and eliminating integer boundary spurs in phase-locked loops with VCO at up to 13.6 GHz // Analog Dialogue. – 2015. – Т. 49. – №. 8. – С. 1-3.

Для цитирования:

Евлампьев А.Ю. Проектирование целочисленного синтезатора частот по технологии КМОП 180 нм «Микрон» // Журнал радиоэлектроники. – 2026. – №. 4. https://doi.org/10.30898/1684-1719.2026.4.14